Evaluación del rendimiento de las arquitecturas de hardware HPS y HPS+FPGA para un sistema de procesamiento de imágenes

• Cesar Arturo Niño Carmona Universidad Nacional de Piura. Perú. http://orcid.org/0000-0002-0981-0822
• Manuel Jesús Sánchez-Chero Universidad Nacional de Frontera. Perú. http://orcid.org/0000-0003-1646-3037
• Emanuel Ortiz Ortiz Universidad Nacional de Piura. Perú https://orcid.org/0000-0002-0125-9685
• Juan Carlos Sernaque Julca Universidad Nacional de Piura. Perú. https://orcid.org/0000-0002-3507-9340
• Cecilia Lizeth Risco Ipanaqué Universidad Nacional de Frontera. Perú http://orcid.org/0000-0002-7936-1495

DOI: https://doi.org/10.46925//rdluz.32.22

Palabras clave: Algoritmos de procesamiento, Arquitecturas de hardware, Plataforma SoC, Rendimiento, Procesamiento de imágenes

Resumen

El objetivo de este trabajo fue evaluar el rendimiento de las arquitecturas de hardware: Hard Processor System (HPS) y la unión de un HPS con una matriz de compuertas programables o FPGA (HPS + FPGA) para un sistema de procesamiento de imágenes. Se evalúan: el tiempo de ejecución de los algoritmos de procesamiento de imágenes y el consumo de energía. Para una Plataforma SoC se realiza el diseño de hardware en Verilog utilizando los núcleos de video IP del University Program (UP) de Intel - FPGA. Se desarrolla también el software para control y visualización de resultados empleando OpenCV. Se trabajó con imágenes de 320x240 pixeles. Para una aplicación en tiempo real se observó una mejora de 38.8% en el tiempo de ejecución y un consumo 6.85% mayor en la Arquitectura HPS+FPGA respecto a la Arquitectura HPS. La Arquitectura HPS+FPGA supera al HPS y mantiene bajo el consumo de energía.

 

 

Citas

Bradski, G. y Kaehler, A. (2008). Learning OpenCV. Primera Edición. Sebastopol: O’Reilly Media, Inc.

Docs.Opencv.Org. (2020). Conversiones de espacio de color. Recuperado de https://docs.opencv.org/3.4/d8/d01/group__imgproc__color__conversions.html#ga4e0972be5de079fed4e3a10e24ef5ef0.

Docs.Opencv.Org. (2020). Detector Canny Edge. Recuperado de https://docs.opencv.org/3.4/da/d5c/tutorial_canny_detector.html.

Dovyski .Github.Io. (2018). Cvui. Recuperado de https://dovyski.github.io/cvui/.

Espinoza, H. (2016). Diseño e implementación de un sistema de seguridad y alerta para vehículos, basado en reconocimiento facial y localización gps, en una Raspberry pi b plus. Proyecto previo a la obtención del Título de Ingeniero en Electrónica y Control. Escuela Politécnica Nacional.

Frazer, R. (2017). Release tutorials-v1.0.0. Recuperado de https://github.com/intel-iot-devkit/terasic-de10-nano-kit/releases.

Intel Corporation. (2018). Fpga University Program. Video IP Cores for Intel® DE-Series Boards. University Program.

Martínez, O. (2018). Diseño de un SOPC (system on programmable chip) para el control de una cámara de 5MP con pantalla táctil en el entorno de trabajo de la tarjeta DE2-115 de Altera. Memoria TFM. Universitat Politècnica De València.

Mittal, S. y Vetter, J. A. (2015). Survey of Methods for Analyzing and Improving GPU Energy Efficiency, ACM Computing Surveys.

Pimpale, A. (2015). Optimized Systolic Array Design For Median Filter In Image Filtration. Tesis para optar el título de Master of Technology In Digital Communication. Patel College of Science & Technology, Bhopal.

Terasic Inc. (2018). DE10-Nano Cyclon V SoC with Dual-core ARM Cortex A9 - User Manual. Primera Edicion. Terasic Inc.